爱游戏-数字芯片设计验证经验分享(第三部分)：将ASIC IP核移植到FPGA上——如何确保性能与时序以完成充满挑战的任务!

[导读]本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 本系列文章从数字芯片设计项目手艺总监的角度动身，介绍了若何将芯片的产物界说与设计和验证计划进行连系，具体讲述了在FPGA上利用IP核来开辟ASIC原型项目时，必需当真斟酌的一些问题。文章从介绍利用预先定制功能即IP核的需要性最先，经由过程论述开辟ASIC原型设计时需要斟酌到的IP核相干身分，用八个主要主题具体分享了操纵ASIC IP来在FPGA上开辟原型验证系统设计时需要考量的身分。 在上篇文章中，我们分享了第二到第四主题，介绍了利用FPGA进行原型设计时需要当即想到哪些根基概念、在将专为ASIC手艺而设计的IP核移植到FPGA架构上时凡是会碰到的坚苦，和为了撑持基在FPGA的原型，凡是会对ASIC IP核进行的一些更改。本篇文章是SmartDV数字芯片设计经验分享系列文章的第三篇，将继续分享第5、第六主题，包罗确保在FPGA上实现所需的机能和时钟两个方面的考量身分。 作为全球领先的验证解决方案和设计IP供给商，SmartDV的产物研发和工程利用团队具有丰硕的设计和验证经验。在国产年夜容量FPGA芯片和IP新品不竭面市，国内RISC-V CPU等IP供给商不竭成长强大的今天，SmartDV和此中国全资子公司“智权半导体”愿意与国内FPGA芯片开辟商、RISC-V IP和其他IP供给商、集成电路设计中间(ICC)合作，配合为国内数字芯片设计公司开辟基在当地FPGA的验证与设计平台等立异手艺与产物。 主题5：我们若何确保在FPGA上实现所需的机能? 当已在ASIC上实现的IP核被移植到FPGA中时，解决机能问题相当主要。在具有高时钟频率的ASIC上运行的电路，在原型上可能必需进行调剂，以到达运行所需的时钟频率。乃至可能需要以较低的时钟频率或下降复杂性来运行电路。这里以PCIe接口为例，如许的接口在物理上是用ASIC中的几个通道(lane)来实现的，但在FPGA中可能必需限制为单个通道。 另外一种解决方案是利用被称为“降速桥(speed bridge)”的电路。这类电路可以或许下降以高时钟速度输入数据流的频率，然后馈送至FPGA中以较低时钟速度运行的IP核进行读取。这时候在IP核的输出端需要另外一个电路，由于输出数据流必需从头响应地提高时钟。不然，输入和输出的数据将不会与电路设计的其余部门同步。 如许的解决方案在手艺上很是复杂，而且凡是只在硬件摹拟器或专用ASIC原型设计平台中供给。二者的本钱都是极高的，是以遵守前面描写的电路改变路径凡是更成心义：实现合适FPGA的IP核，例如利用单通道PCI接口而不是在ASIC中凡是利用的四通道。固然，这意味着IP核制造商在将ASIC的功能移植到FPGA的方针架构上时需要支出额外的尽力;但成果是，FPGA的复杂性和资本占用水平都下降了，而且可以期望实现更高的时钟频率。 凡是还需要使RTL代码顺应FPGA特定的布局。相干的例子有乘法器、移位寄放器和存储器。FPGA具有所谓的“硬宏(hard macro)”，可以有用地实现复杂的电路。假如去组织一个由逻辑单位和寄放器组合而成的功能等效电路，而不是供给硬连线乘法器，这将致使一种带有很多“逻辑级别”上的实现，而且只能在FPGA上低效地映照。这反过来又致使可实现的时钟频率年夜年夜下降。ASIC是不会供给这类预先界说布局，是以必需调剂RTL代码以使FPGA逻辑综合东西有机遇去辨认将要实现的功能。不然，有关该函数标识的信息(例如，乘法器、移位寄放器或存储器)可能会丢掉。 一样，主要的是要确保主IP输入和输出的时钟是清洁的。这是确保经由过程利用FPGA上供给的寄放器对物理输入和输出进行寻址的独一方式。假如做不到这一点，它就不太可能知足时钟到输出法则的时序(tCO束缚)要求。利用寄放的输入和输出凡是是一种杰出的设计实践，但必需留意要确保引入了杰出电路设计这一要求。 图4：对靠得住的器件运行，诸如遵守时钟域交叉法则等杰出的设计实践相当主要。 杰出的设计实践是相当主要的。遵守时钟域交叉法则(CDC)可以撑持靠得住的器件运行，并避免产生时序背规。作为IP核的制造商，您有义务按照电路实现的通用法则开辟您的产物。在具有一个以上时钟域的电路中，应特殊留意避免亚稳态(metastable state)。从一个时钟域干清洁净地过渡到另外一个时钟域相当主要。为了实现这一点，必需在每种环境下选择最适合的变量。这可所以上面展现的经由过程寄放器级的简单同步，也能够按照需要经由过程更复杂的电路实现。一种靠得住方式的案例是利用FIFO存储器。 主题6：在时钟方面必需加以考量的身分有哪些? 将IP核从ASIC移植到FPGA上时的另外一个要点是时钟散布。这是指IP核中包括的时钟布局，假如电路有多个内部利用的时钟域，而且在IP核中生成所需的时钟，则该时钟布局的实现必需兼容FPGA。为了可以或许在FPGA上无故障地运行电路，同步时钟散布是必不成少的。事实上，这是避免过量的时钟偏移(clock skew)和不成猜测的时钟延迟的独一方式。这意味着内部生成的时钟既不是波纹时钟(从FF时钟分江南体育频器发生的时钟旌旗灯号)，也不是门控时钟(从组合逻辑门中派生的时钟，如多路复用器)。这类布局其实不靠得住，由于在时钟散布中会呈现不成猜测的延迟。 FPGA具有专门的时钟收集来分派时钟旌旗灯号，以确保在全部芯粒(die)上没有较着的偏移。假如由于利用派生时钟而不利用这些时钟收集，这不但会致使时序问题，还会致使故障。一方面，不克不及包管在寄放器逻辑上可以连结已设置时候，这是由于时钟旌旗灯号在分派到所有寄放器中后难以计较的延迟。另外一方面，不克不及包管时钟旌旗灯号达到寄放器时钟输入端时的速度，会比数据旌旗灯号达到用在电路实现的挨次单位的“D输入”端更快，这反过来又会致使在连结时候方面呈现背规行动。 与ASIC设计相反，FPGA存在一个底子问题。在ASIC库中，为所有组件都界说了最短和最长时长。另外一方面在FPGA中，时序阐发只计较“环境最坏时的时候”——即最年夜延迟。正由于如斯，数据旌旗灯号也能够用比时序阐发中的估量值更短的时候分派：是以，数据旌旗灯号可以比时钟旌旗灯号更早呈现在寄放器中。为领会决这个问题，在可编程逻辑模块中常常利用一种兼容FPGA的时钟散布。不是利用很多分歧的、彼此之间有明白联系的时钟旌旗灯号，而是利用一个单一的时钟旌旗灯号，并从其派生出使能旌旗灯号(而不是分频时钟)。然后利用这些使能旌旗灯号来实现所需的时钟域，成果是时钟域之间都是物理同步。 IP核内时钟分派的另外一种可能性是利用锁相环/延迟锁相环(PLL/DLL)，FPGA都有响应单位供开辟者利用，他们也可被用在时钟生成。有需要使电路去顺应方针架构，从而确保一个兼容的(同步)时钟散布。FPGA中的时钟分派要求与ASIC中的时钟分派要求分歧。为了靠得住地运行电路，可能需要更改IP核的RTL代码。理解这一点是主要的，即便完全不异的功能已在ASIC上成功实现，环境亦是如斯。另外，还需要供给特殊用在FPGA的逻辑综合和P R束缚。 例如：假如使能旌旗灯号被用在供给分歧的时钟域，则所有的时钟节制单位(如FF、存储器)都要毗连到一个主时钟上。这个时钟凡是具有系统中最高的时钟频率。对运行速度略微比主时钟慢的时钟域来讲，必需界说所谓的多周期束缚。不然可能致使全部系统没法到达所需的时钟频率。在没有供给恰当束缚的环境下，时序估量假定所有时钟域都必需到达主时钟界说的系统时钟频率。固然，实际中并不是如斯;一年夜部门电路底子不需要到达这个频率，由于它们是经由过程使能逻辑节制的。反过来，贫乏束缚将致使时序背规。是以，在建立筹算映照到FPGA中的电路时，就应当特殊留意供给适合的逻辑综合和结构布线(P R)束缚。 即便在IP核具有多个时钟域的环境下，必需留意确保时钟比率是被明白地进行界说;在FPGA的启动阶段中，其设计是确保电路功能在界说的时候点笼盖所有的时钟域，而且经由过程利用一个适合的时钟生成器和恰当的时序束缚来避免时钟之间的偏移。 图5：PLL/DLL可用在在多时钟设计中建立一个已界说的启动序列。(图片来历：SmartDV) PLL/DLL的用处其实不局限在调偏、频率合成和时钟操作。另外一个利用是以这类体例去设计FPGA的启动序列，电路功能在所有时钟域的划定时候内都能获得包管。PLL上电后主动锁定;无需额外重置。只有那时钟不变时，复位才会消除。这在具有多个时钟域的电路中是必不成少的。 固然，这类预防办法只有在时钟彼此同步的环境下才有需要。在这类环境下，就需要经由过程响应的逻辑综合束缚来界说相干时钟域简直切比例。这不但需要供给带有响应设置剧本的RTL代码，还需要供给将IP核集成到电路中的所有需要的时钟束缚和时序特例，如多周期路径和假路径束缚。 需要留意的是，假如一个电路包括多个时钟，不但要特殊留意时钟布局，还要特殊留意复位散布。假如没有特殊留意到同步复位域，就不会以背反时序要求而终止运行，但可能致使电路故障。 图6：假如一个电路包括多个时钟，必需同时特殊留意到时钟和复位分派。 为了无故障地利用IP核，时钟域的同步是必不成少的。在分派复位旌旗灯号时，需要对复位域交叉采纳恰当的预防办法。 接下来： 本系列文章的方针是周全分享经验，帮忙读者操纵ASIC IP来实现完善的FPGA验证原型，在前两篇文章中讲述了领会ASIC IP与FPGA验证原型的区分并提早做响应计划和调剂以后，本篇文章介绍了我们若何确保在FPGA上实现所需的机能，和在时钟方面必需加以考量的身分。接下来将介绍剩下的两年夜主题：假如方针手艺是FPGA而不是ASIC，那末需要若何测试IP核的功能?设计团队还应当服膺甚么?接待存眷SmartDV全资子公司“智权半导体”微信公家号继续浏览。 最后，SmartDV在操纵8个主题进行相干介绍和阐发以后，还将供给现实案例：用基在FPGA的方式来验证USB 3.2 Gen2x1 Device IP，包罗： USB 3.2 Gen2x1 Device IP：实现、验证和物理验证 USB 3.2 Gen2x1 Device IP的实现挑战

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来历：智权半导体

作者：Philipp Jacobsohn，SmartDV首席利用工程师;Sunil Kumar，SmartDV FPGA设计总监

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